Forte Cynthesizer는 더 큰 설계 프로젝트를 수행 할 수 있고, 디자인 사이즈도 줄이면서 디자인 설계 소요시간을 단축 시켜주는 시스템 수준 설계 툴입니다. 보다 자세한 내용은 Forte DS 홈페이지를 통해 얻을 수 있을 것입니다. 아래내용은 Cynthesizer에 대한 간단한 소개 자료입니다.
이 Cynthesizer를 통해 상위 수준의 알고리듬을 합성하거나 검증 및 타 EDA simulator tool과의 co-simulation interface를 포함한 optimized된 RTL을 자동적으로 얻을 수 있습니다. 또한, Cynthesizer는 사용자들에게 어떠한 디자인 수정 없이 다양한 spec ( Area, timing )을 만족하게 하는 RTL code를 제공합니다. 디자인 설계자들이 이 Cynthesizer를 사용하여 복잡한 chip의 기능을 구현하는 경우, 기존에 사용된 RTL 디자인에 비해 훨씬 적은 code size로써 상위 단계로 구현할 수 있습니다.
Cynthesizer는 합성 및 검증 그리고 현재의 고품질의 RTL 코드를 위해 이 C모델로부터 설계구조 선택이나 변경 및 시스템 구조를 완벽하게 테스트하는데 필요한 디자인 technology나 behavioral 합성을 포함하고 있습니다.
1. Cynthesizer™
main features
Synthesis
engine (Resource allocation, scheduling,
Cycle timing,
Datapath design partitioning)
o SystemC to Verilog
RTL translation
o Verilog RTL optimization
for downstream synthesis and simulation
tools
Project
automation tools Configuration
tools 3rd
party integration HDL
co-simulation
2. Cynthesizer™
Advantage
High
quality design results
o uperior over hand
coded RTL
o More time to design,
less time needed to write RTL code High-level
design abstraction use
o Simplifies management
of design complexity
o Much faster simulation
Improved
verification
o Verify functionality
with high speed models
o Use same testbench
at all levels Predictable
timing closure
o Target architecture
optimized for timing RTL
output optimized for downstream synthesis and
simulation tools
Forte Cynthesizer는 더 큰 설계 프로젝트를 수행 할 수 있고, 디자인 사이즈도 줄이면서 디자인 설계 소요시간을 단축 시켜주는 시스템 수준 설계 툴입니다. 보다 자세한 내용은 Forte DS 홈페이지를 통해 얻을 수 있을 것입니다. 아래내용은 Cynthesizer에 대한 간단한 소개 자료입니다.
