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MyLogic Station

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Digital Circuit Editor, Logic Simulator
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회로 설계는 크게 front-end 설계와 back-end 설계의 두 단계로 구분할 수 있으며, MyLogic Station은 front-end 설계용 툴로서 회로설계(schematic capture), 회로검증(function simulation) 및 EDIF 생성(EDIF netlist generation) 등을 지원합니다. 특히, 회로설계를 위한 스케메틱 에디터(SchEd)는 사용자가 이미 설계되어 있는 여러 디자인 라이브러리를 이용하여 원하는 회로를 쉽게 설계할 수 있으며, 디자인 라이브러리를 구축하기 위한 여러 가지 기능을 지원합니다. 또한, 설계된 회로를 검증하기 위한 시뮬레이터(MySim)는 다양한 옵션을 이용해 회로의 검증 결과를 쉽게 분석할 수 있으며, SchEd와 연동해 회로의 검증을 용이하게 할 수 있습니다.
마지막으로, 다른 Tool과의 interface를 위한 EDIF생성기(Logic2EDIF)를 지원 합니다.

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MyLogic Station™ 구성

  • SchEd_Analoog : Schematic / Symbol Editor

  • Logic2SPICE : Extracts Standard SPICE, HSPICE, PSPICE, CDL

  • MySPICE : Analog Circuit (SPICE) Simulator

  • MyPostProcessor : Graphical Simulation Analyzer

MyLogic.bmp.png

  • SchEd : Schematic Editor : State Diagram Editor

  •  Supports on-line circuit check

  • Structural VHDL generation

  • Boolean Equation

  • Schematic generation from EDIF netlist

  • MState Diagram Editor

  • EDIF netlist generation

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  • MySim : Logic Simulator

  •  Logic level simulator

  • Supports typing commands

  • Waveform Analyzer

  • Easy to draw waveform for stimulus

  • Test bench generation for VHDL simulation

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  • Logic2EDIF : EDIF Netlist Generator

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  • SchGen (EDIF2Logic) : Schematic Generator

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